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DDR线长匹配与时序
来源:hg体育官网    发布时间:2021-06-18 02:46:01
本文摘要:DDR走线在PCB设计中占有至关重要的影响力,设计方案成功的重要便是要为了确保有充足的时钟频率裕量。

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DDR走线在PCB设计中占有至关重要的影响力,设计方案成功的重要便是要为了确保有充足的时钟频率裕量。要为了确保的时钟频率,图形界限给出也是一个最重要的阶段。大家来汇总一下,DDR走线,图形界限给出的基本准则是:地址,操控/指令信号与时钟保证等宽。数据信息信号与DQS保证等宽。

为什么要保证等宽?大伙儿不容易讲到是要让一个组信号另外到达协调器,好让对接处理芯片必须另外应急处置这种信号。那麼,时钟信号和地址另外到达协调器,波形的对应关系是哪些的呢?大家根据建模看来一下确立波形。建立以下地下隧道,各自模拟仿真DDR3的地址信号与时钟信号。

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图1地址/时钟建模平面图为便捷推算出来,大家假定DDR的时钟頻率为500MHz,那样相匹配的地址信号的速度就理应是500Mbps,这儿大伙儿理应搞清楚,尽管DDR是二倍速度,但针对地址/操控信号而言,依然是单倍速度的。下边来想起波形,在地址与时钟基本上二分的状况下,地址与数据信息端对接波形以下图2,红色代表地址信号,绿色代表时钟信号。

图2时钟信号与地址信号波形上边的波形大家也许没有什么时钟与地址中间的时钟频率关联是哪些的,大家把它放进一个眼图中,时钟频率关联就很实际了。这儿粗略地的推算出来下建立時间与保持時间。

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如下图图3时钟信号与地址信号波形由图中3.我们可以告知,该地址信号的建立時间约为891ps,保持時间为881ps。它是在时钟与地址信号基本上等宽状况下的波形。假如地址与时钟均值宽,信号也是哪些的呢?建模中,大家让地址线比时钟线快201080s,得到 的与眼图以下:图4时钟信号与地址信号波形由图中由此可见,在地址信号比时钟信号宽的状况下,保持時间为684ps,建立越为1.1ns。

由此可见,相对性于地址线与时钟线等宽而言,地址线比时钟线长不容易使地址信号的建立時间更为较短。同样,假如时钟线比地址图形界限,则建立時间不容易增大,而保持時间不容易拉长。那麼二倍速度的数据信息信号也是如何的?下边根据确立的建模案例看来一下。

图5DQ与DQS建模回身建模地下隧道如圖下图,驱动器尾端和协调器为某芯片公司的IBIS实体模型,建模波形以下:图6DQ与DQS建模波形大家将DQS和DQ信号另外溶解眼图,在一个对话框下观察,結果以下:图7DQ与DQS眼图如圖下图,大伙儿有可能找到,假如依照详细对应关系,数据信息信号的边缘和时钟信号的边缘是偏位的,如果是那样,时钟信号如何顺利完成对数据信息信号的抽样呢?本质上并不是这样的。之上建模仅仅比较简单的将两波形放进了一起,由于DQ和DQS的传送地下隧道长短是一样的,因此 她们的边缘是偏位的。

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具体工作中的情况下,主板芯片不容易有一个调节机制。一般数据信息信号不容易比DQS提前四分之一周期时间被释放出来,本质上,在顆粒尾端对接到的波形对应关系理应是那样的:图8转动后的眼图根据主板芯片的调整以后,DQS的边缘就和DQ信号位的管理中心偏位了,那样就能确保数据在传送到协调器有充裕的建立時间与保持時间。和上边剖析时钟与地址信号一样,假如DQ与DQS中间二分保证的太差,DQS的时钟边缘便会保持在DQ的正中间方向,那样建立時间或是保持時间的裕量就不容易增大。


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